ADCの並列動作 その3

LTspiceでスイッチト・キャパシタの交流解析にて、スイッチング動作を含む回路の周波数-ゲイン特性をLTspiceで確認する方法を試しました。
今回は、この方法を拡張して、ADCの並列動作 その2でシミュレーションしたモデルに対して、位相特性まで含んだボーデ線図を描きました。

その結果、A/Dコンバータを並列動作させた場合、時間分解能は向上するが、帯域は変化しないこと、連続時間的な交流解析ではスイッチング回路の交流特性の評価ができないことがわかりました。

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スイッチング回路の交流解析


LTspiceでスイッチト・キャパシタの交流解析では、PSoCのスイッチト・キャパシタで作ったBPF2の周波数特性をLTspiceで調べる方法を書きました。その結果、既知のゲイン線図と比較して、十分な精度のシミュレーションができていることが確認できました。

今回は、トランジスタ技術2009年1月号の記事「汎用マイコンで500kHzサンプリングとストレージ動作を実現 8パラAVRでA-D変換するUSBオシロスコープ」を元ネタとしたA/Dコンバータの並列動作に関するエントリ(ADCの並列動作 その1,ADCの並列動作 その2)の続編として、並列動作しているA/Dコンバータに対してスイッチング回路の交流解析を行い、位相線図までを含んだボーデ線図を描くことを目標とします。

位相の求め方


LTspiceでスイッチト・キャパシタの交流解析でゲイン線図を描くことには成功しました。一方で、位相は入力信号のある点と出力信号の対応する点の時間差から求められます。今回は、振幅の中心を立下りで通過する時刻を比較することによって位相を求めることにしました。

シミュレーション結果


fig.1-3にシミュレーション結果を示します。


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fig.1: スケマティック

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fig.2: 過渡解析結果

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fig.3: ボーデ線図,ゲイン(赤),位相(緑)


fig.3がボーデ線図です。赤のラインがゲインで、単位はdBです。緑のラインが、位相を表し、単位は度です。

ゲインと位相


一般的にゲイン線図で、-3dBとなる周波数を帯域と呼びます。このオシロスコープの帯域は約15kHzと言うことになりました。
また、位相の回転は非常に激しく、100kHzまでに1.5周してしまっています。60kHz前後で再びゲインが大きくなるのは位相が1周してしまっているからですね。

単一のA/Dコンバータとの比較


並列動作させない単一のA/Dコンバータのスイッチング動作交流解析の結果をfig.4-6に示します。


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fig.4: スケマティック

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fig.5: 過渡解析結果

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fig.6: ボーデ線図,ゲイン(赤),位相(緑)


fig.6のボーデ線図は、並列動作時のfig.3と比較すると(全体的に表示が荒いものの)同じ傾向を持っているように見えます。このことから、A/Dコンバータの並列化によって、ゲイン特性と位相特性はともに、向上も悪化もしていないことが分かります。

連続時間交流解析との比較


fig.7-8に、単一のA/Dコンバータに関して、アナログスイッチをすべて閉じた状態での交流解析の結果を示します。(ADCの並列動作 その1の結果をdB表記に直しただけです。)


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fig.7: スケマティック

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fig.8: ボーデ線図,ゲイン(実線),位相(破線)


スイッチングを含む解析に比べるとはるかによい特性を示しています。言い換えれば、スイッチングを含まないボーデ線図からはスイッチング回路の特性を評価できないと言うことです。

モデルの妥当性


ADCの並列動作 その2でも書いたことですが、並列スイッチング動作のSPICEモデルはワーストケースを意図して作成したものなので、実際に製作した回路の特性とはかなりかけ離れている可能性があります。

並列動作のゲインは、実効値を求めているため、使われるデータ点数が比較的多いので、高周波側まできれいな曲線がかけていますが、位相線図は、立ち上がりの1点のデータだけで描くことになるので、高周波側では時間分解能の影響を受けて誤差が大きくなっていると考えられます。

結論


以上を踏まえて以下の議論が成り立ちそうです。

  • A/Dコンバータの並列動作により、単一動作時よりも時間分解能が向上する
  • A/Dコンバータの並列動作により、帯域は単一動作時と変化しない
  • スイッチング回路の帯域は、連続時間的な交流解析だけでは評価できない


関連エントリ




付録


このエントリで使用したLTspiceのシミュレーション用ファイルを添付します。ファイル名末尾の".txt"を削除して、"_"を"."に変更すれば使えるはずです。


参考文献




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tag: LTspice A/Dコンバータ スイッチング回路 

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HOLD回路の時定数

追試をしました。同じ結果が得られました。

次に全てのHOLD回路のRC時定数を R=10k として一桁小さくしました。すると、38kHz付近までゲインは-0.4dB しか低下しませんでした。

以上の追試結果より、帯域を制限しているのは、サンプリング周波数ではなく、入力のHOLD回路の方であろうと思われます。

Re: HOLD回路の時定数

のりたんさん、追試をしていただきありがとうございます。

> 次に全てのHOLD回路のRC時定数を R=10k として一桁小さくしました。すると、38kHz付近までゲインは-0.4dB しか低下しませんでした。

ATmega644PのデータシートによるとサンプリングスイッチのON抵抗は、1k~100kΩの範囲と言うことなので、実際の抵抗値によって性能がずいぶん変わってしまうことになりますね。

Re: HOLD回路の時定数

ゲインは確かに落ちなかったのですが、 32kHz 付近から折り返しているように見えているところが気になります。もし、折り返しがあると仮定すると、 32kHz がナイキスト周波数ということになり、サンプリング周波数は 64kHz 相当、サンプリング周期が 16usec 相当ということになり、やはり多重化した効果が無いという結論が導かれてしまいます。

そこで、 R=10k の状態で、 freq をリニアに 2kHz から 500kHz まで変化させました。その結果、 254kHz 付近でゲインが大きく下がる箇所があることがわかりました。これがナイキスト周波数であると仮定すると、サンプリング周期は 2.0usec ということになり、多重化した効果が見られるようになります。ただし、この状態でも 15kHz ごとにゲインにリップルが出るので、何らかしら別の原因が隠れているのだと思います。

ちなみに、
この回路の場合、入力がサンプル・ホールドを経て出力に伝達されるまで 14usec の遅延が必ず発生します。そこで、 DELAY の値から 14usec を差し引いておくと、 32kHz 付近まで位相の回りは、最大30度とほとんど無いことがわかります。

Re: Re: HOLD回路の時定数

のりたんさん、こんにちは。
引き続き検証していただいてありがとうございます。そしてごめんなさい。いまさらですが、シミュレーション結果の性能が極端に低いのは、私のモデリングが悪かったのではないかと思い至りました。

具体的には、サンプリングスイッチを閉じている時間が、現実の回路に比べて極端に短すぎるのだと思います。

ADCの並列動作 その2(http://gomisai.blog75.fc2.com/blog-entry-340.html)のエントリの中で、『1.6usをサンプリングスイッチを閉じておく時間として採用しました。』としました。この時間は、同程度の時定数を持つPICのA/Dコンバータのアクイジション時間(http://gomisai.blog75.fc2.com/blog-entry-71.html)と比較しても短すぎます。

このため、ゲインは、ホールドコンデンサが保持する前回の電圧と今回の電圧の差が小さいとき、言い換えると、入出力の位相差が小さいときに大きくなります。
逆に、ホールドコンデンサの保持電圧と入力電圧の差が大きいとき(入出力の位相差が大きいとき)にゲインが小さくなります。

Re: HOLD回路の時定数

> サンプリングスイッチを閉じている時間が、現実の回路に比べて極端に短すぎる

という事なので、 R=100k に戻して、 ON 時間を 8usec にしてみました。

http://noritan-micon.blog.so-net.ne.jp/_images/blog/_06e/noritan_micon/WS000280.png

すると、 100kHz を過ぎるあたりまで、周波数に比例してゲインが落ちていく、素直なローパスの特性を得ることができました。また、入出力間の遅延は、大雑把に 7usec としてあります。

重要なのは、トラック&ホールドの部分をいかにうまく作りこむかなのですね。

Re: Re: HOLD回路の時定数

のりたんさん、こんにちは。

> 重要なのは、トラック&ホールドの部分をいかにうまく作りこむかなのですね。
そうですね。

サンプル&ホールド回路のモデル化は、なんとも申し訳ない有様でしたが、回路中にスイッチング動作に関連する設計ミス(今回はアクイジション時間不足)があったときに、スイッチングを含む回路の交流解析をやってみると、シミュレーション結果にはっきりと影響が出る事が分かっただけでも収穫であった・・・と言う辺りで許してください。
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