PDS5022SとExcelでヒステリシス曲線

以前LTspiceでシミュレーションを行ったシュミットトリガ回路のヒステリシス曲線を描くことを例に、秋月の激安オシロPDS5022とExcelでヒステリシス曲線を描く方法について書きます。

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PSoC/GPIOのヒステリシス


PSoC/GPIOのしきい値とヒステリシスでは、PSoCの入力バッファのヒステリシス特性を測定しました。
このときにデジタルオシロPDS5022SとMicrosoft Excelとgnuplotを使ってヒステリシスのグラフを書きました。

今回は、LTspiceでシュミットトリガ回路のバイポーラトランジスタで組んだシュミットトリガ回路を例にヒステリシス曲線の書き方についてのエントリです。

発振回路と被測定回路の準備


まずは、発振回路と被測定回路の準備をします。被測定回路は前述のとおり今回はLTspiceでシュミットトリガ回路を使います。

発振回路としては、単電源三角波/方形波発振回路を使います。ただし、そのままでは発振周波数が高すぎるので定数を変更して、1Hz程度の周波数としました。
また、被測定回路の入力インピーダンスが低く、三角波発振回路のドライブの力も高くないので、出力にもう一段LMC6482でつくったボルテージフォロワを挿入しました。

最終的な回路はfig.1のとおりです。トランジスタは2SC1815GRで、電源電圧は5Vとしました。


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fig.1: 測定回路の構成


測定時の注意点とデータ処理


測定は、CH1をTraiangleへCH2をOutputへ接続します。
注意点はトリガを「normal」または「single」とすることです。「auto」だと時間分解能が減ります。

通信は付属のPCソフトで行えます。「View」→「Data Table」→「Save as...」といけばデータをExcel形式のファイルとして保存することができます。
ここまでできれば、後はデータをいじり放題です。今回は単純にCH1を横軸に、CH2を縦軸に散布図を描けばよいです。

シミュレーションとの比較


結果とLTspiceのシミュレーションを比較します。


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fig.2: 実測結果

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fig.3: シミュレーション結果

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fig.4: シミュレーションのスケマティック


この方法について


今回は、シュミットトリガバッファのヒステリシス特性を低周波発振器とオシロスコープで測定する方法を書きました。
ただし、きちんとやりたい場合は直流電圧源とデジタルマルチメータで測定しなければなりません。

関連エントリ




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tag: PDS5022 シュミットトリガ LTspice 

PSoC/GPIOのしきい値と電源電圧

PSoC/GPIOのしきい値とヒステリシスではPSoCのGPIOのしきい値電圧をVdd=5.0Vの条件で測定しました。
今回は、電源電圧を可変することによりしきい値電圧に変化が見られるかの測定を行い、上下のしきい値ともに電源電圧に対する直線的な依存性があることが分かりました。

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CMOSインバータのしきい値と電源電圧


PSoC/GPIOのしきい値とヒステリシスのエントリのコメント欄でのりたんさんに以下のような指摘をいただきました。

記事で提示されていたデータシートのVIL/VIH測定条件にこんな記述があります。

Vdd = 3.0 to 5.25

普通のCMOSインバータだと、Vddの値の影響を直接受けるので、いつでもTTLレベル入力というわけにはいかなくなります。そのため、74HCTシリーズの電源電圧は、TTLと同じ5V+/-10%と定められています。もし、Vddに依存しないようにVTL/VTHを定めようとすると、定電圧源とコンパレータで構成される、かなり重い回路が必要です。
もし、余力がありましたら、VddとVTL/VTHの関係も見てくださいませ。


前回のエントリでは、電源電圧Vdd=5Vさえ測定しておけば、他の電源電圧でも当てはめて考えることができると考えていましたが、電源電圧に依存してGPIOの入力しきい値が変化する可能性がでてきたため、追試を行いました。

測定回路の構成


PSoC/GPIOのしきい値とヒステリシスと同様、以下の回路構成で行いました。


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fig.1: 測定回路構成


PSoCのGlobal Resourcesは、以下のように設定しました。

Power Setting [Vcc / SysClk freq] : 3.3V/24MHz
Trip Voltage [LVD (SMP)] : 2.92V (3.02V)

電源電圧は、3.0V,3.3V,3.6V,3.9V,4.2V,4.5V,5.0V,5.5Vとしました。
(5.5Vは動作定格外でした。やってから気づきました。)

電圧測定にはPDS5022Sを、電源はHP6632Aシステム電源を用いました。
データの解析には、Microsoft Excelとgnuplotを用いました。

ヒステリシス曲線


測定結果を以下に示します。


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fig.2: ヒステリシス曲線


fig.2より、しきい値電圧が電源電圧に依存していることが分かります。


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fig.3: ヒステリシス曲線(Vdd=3.0V)


fig.3は電源電圧が3.0Vの条件のヒステリシス曲線を抜き出したものです。スレッショルド電圧付近でもノイズが大きく、上下のしきい値がそれぞれ一意に読み取ることができません。
VTL/VTHの代表値として、それぞれ出力遷移前の最小値/最大値を選びました。

しきい値の電源電圧特性


fig.4にしきい値の電源電圧特性を示します。
しきい値と電源電圧の間に線形関係が見えました。


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fig.4: しきい値-電源電圧特性


測定データに対して線型方程式の最小二乗法フィッティングを行ったところ、以下の係数が得られました。

VTL = 199.606 * Vdd + 511.626
VTH = 190.739 * Vdd + 713.202

ただし、VTL,VTHの単位は[mV]で、Vddの単位は[V]です。

ヒステリシスの電源電圧特性


VTHとVTLの差から求めたヒステリシス電圧VHの電源電圧特性をfig.5に示します。


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fig.5: ヒステリシス電圧-電源電圧特性


ほぼすべての電源電圧範囲で、ヒステリシス電圧VHは160mV前後でした。
ただし、まともな議論をするには電圧分解能不足です。
誤差棒として±1LSBをつけました。これは、誤差が1LSB以内であると言うわけではなくあくまで比較用です。

いま、Vdd=3.0V時のヒステリシス電圧が200mV、Vdd=3.3V時のヒステリシス電圧が160mVとなっていますが、この差は1LSBしかなく、fig.2-3を見ても1LSB以上の測定誤差があることは明らかです。

今の測定精度ではヒステリシス電圧が電源電圧に比例して拡大しているのか縮小しているのか、あるいは変化していないのかの議論は残念ながら出来そうにありません。

最後に、しきい値電圧とヒステリシス電圧の表を示します。

Vdd[V]VTL[mV]VTH[mV]VH[mV]
3.010801280200
3.312001360160
3.612401400160
3.912801440160
4.213601520160
4.514001560160
5.015201680160
5.516001760160
table.1


関連エントリ




付録


このエントリで使用したBSch3V形式回路図ファイルを添付します。ファイル名末尾の".txt"を削除して、"_"を"."に変更すれば使えるはずです。


参考文献




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tag: PSoC インターフェース レベルシフト シュミットトリガ PDS5022 

PSoC/GPIOのしきい値とヒステリシス

デジタルオシロスコープPDS5022SをもちいてPSoCのGPIOの入力バッファの特性を測定しました。
その結果VTH=1.68V,VTL=1.52V,VH=160mVと言う値が得られました。

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マイコンのデジタル入力端子


マイコンのデジタル入力端子は、CPUと外部回路をつなぐ最も基本的なインターフェースです。
レベルシフト 第二回:分圧型と入力レベルのエントリのとおり、そのしきい値電圧は、デジタル回路を設計する上で非常に重要なパラメータです。

シュミットトリガ入力


シュミットトリガ入力は、入力電圧がL→Hに変化するときと、H→Lに変化するときで、しきい値が異なる回路です。
デジタル回路と言えど、その信号電圧の変化は連続的なアナログ値ですが、シュミットトリガ回路を用いると、入力信号の変化速度が遅かったり、ノイズが重畳している場合などでも出力をばたつかせずに切り替えることができます。

これまでにシュミットトリガに関するエントリはたくさん書いたので、以下に示しておきます。



PSoC/GPIO入力特性


PSoCのGPIOは入力端子として使う場合は、すべてシュミットトリガ入力です。
その入力ロジックレベルは(ほぼ)5VTTL互換です。

以下にCY8C29466のデータシートの引用を示します。

SymbolDescriptionMinTypMaxUnitNotes
VILInput Low Level--0.8VVdd = 3.0 to 5.25.
VIHInput High Level2.1--VVdd = 3.0 to 5.25.
VHInput Hysterisis-60-mV
table.1: DC GPIO Specifications


ここで、L→Hへのしきい値をVTL、H→Lのしきい値をVTHとすると

VIL < VTL < VTH < VIH

となり、
VTH - VTL = VH

となります。

本エントリでは、VTHとVTLを実測し、VHを求めました。

測定回路と計測器の構成


1Hz正弦波発振回路からの出力をPSoCのGPIOに入力し、Interconnectで直接他のGPIOへ出力したものをデジタルオシロスコープPDS5022Sで測定し、取得したデータをgnuplotで横軸に入力電圧、縦軸に出力電圧としてヒステリシス曲線をプロットしました。

1Hz正弦波発振回路は、PSoCでLED正弦波駆動の正弦波出力に対して、簡単なRCローパスフィルタ(147kΩ,0.1uF)をかけたものとしました。定数はブレッドボードで差し替えながらおおよそ滑らかな波形になるように選びました。

結果


結果のヒステリシス曲線をfig.1に示します。


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fig.1: ヒステリシス曲線


実測の結果を以下にまとめます。

SymbolDescriptionVoltageUnit
VTL下側しきい値1.52V
VTH上側しきい値1.68V
VHヒステリシス幅160mV
table.2: しきい値とヒステリシス実測値


誤差要因の考察


本来は直流電圧源とデジタルマルチメータで行うべき測定ですが、今回は手間が省けるので交流電圧源とオシロスコープでやってしまいました。
そのため、そのことに起因する誤差が考えられます。

ひとつめは、「PSoCのInterconnectの遅延」です。
入力正弦波が1Hzとかなり遅いため、影響は小さいと考えています。

ふたつめが、「オシロスコープの電圧分解能不足」です。
fig.2に、fig.1の上下のしきい値付近を拡大したものを示します。


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fig.2: ヒステリシス曲線拡大図


十字型のマーカーで示したのがデータ点で、X軸方向のデータ間隔が入力信号の電圧分解能です。
ヒステリシス幅の測定値160mVや公称値60mVに対して、分解能不足の感は否めません。

とはいうものの、
  • ほぼTTL互換入力であること
  • シュミットトリガ入力であること
  • ヒステリシス幅が100mV程度であること

が確認できました。

関連エントリ




参考文献/使用機器




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tag: PSoC インターフェース シュミットトリガ ブレッドボード 

LTspiceでCMOSシュミットトリガ回路

コメント欄でのりたんさんに指摘されたとおり、内容がかなり怪しいのであとで直して差し替えます。
・・・おそらく今週中ぐらいには。ごめんなさい。
画像とシミュレーションファイルを差し替えました。

LTspiceでシュミットトリガ回路LTspiceで7414では、トランジスタを用いたシュミットトリガ回路のシミュレーションをしました。今回は、74HC14などに使われるMOSFETで構成されたシュミットトリガ回路の紹介・シミュレーション・消費電力の比較をしました。

CMOSシュミットトリガ回路スケマティック CMOSシュミットトリガ回路ヒステリシス特性


LTspiceでシュミットトリガ回路LTspiceで7414では、バイポーラトランジスタ(BJT)を用いたシュミットトリガ回路をシミュレーションしました。
一方で、現在の電子工作では74HC14などのCMOSで構成されたものを使う場合のほうが多いと思われます。CMOSでもBJTと同様に、電流と抵抗を使ったフィードバック回路を組んで、シュミットトリガを実現することは出来るでしょう。しかしながら、その場合はCMOSの特徴のひとつである低消費電力が活きません。そこで、実際の74HC14等のCMOSシュミットトリガ回路は、BJTシュミットトリガ回路とは異なった回路で実装されています。

○LTspiceシミュレーション
NXP Semiconductors - Standard ICs SPICE Modelsにて、74HC14を含むSPICEモデルのダウンロードが出来ます。テキストファイルなので接続関係が分かりにくいですが、ベルが鳴るさんの標準 CMOS ロジックのトランジスターモデルに回路図があります。今回はこの回路図を基にLTspiec標準のMOSFETモデルを用いたスケマティックでシミュレーションをします。

○ヒステリシス特性の確認
fig.1,fig.2にCMOSシュミットトリガ回路のスケマティックとシミュレーション結果のグラフを示します。


CMOSシュミットトリガ回路スケマティック
fig.1: CMOSシュミットトリガ回路のスケマティック

CMOSシュミットトリガ回路ヒステリシス特性
fig.2: シミュレーション結果、横軸が入力電圧、縦軸が出力電圧


ループからヒステリシス特性を確認できます。

○消費電力の確認
LTSpiceを用いてBJTシュミットトリガ回路の消費電力とCMOSシュミットトリガ回路の消費電力を比較しました。
fig.3,fig.4にBJTシュミットトリガ回路のスケマティックとシミュレーション結果です。シミュレーション自体は、LTspiceでシュミットトリガ回路のものです。


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fig.3: BJTシュミットトリガ回路のスケマティック

BJTシュミットトリガ回路消費電力
fig.4: シミュレーション結果、青のラインが消費電力


次にCMOSシュミットトリガ回路の消費電力のシミュレーション結果です。


CMOSシュミットトリガ回路消費電力
fig.5: 青のラインがCMOSシュミットトリガ回路の消費電力


BJT版とCMOS版を比較するとCMOS版のほうが常に低消費電力であることが分かります。ピーク電力でもCMOSのほうが3桁程度小さく、静的消費電力ではCMOS版ではほぼゼロになるのに対してBJT版は2つのトランジスタの両方のコレクタ電流を同時になくすことが出来ません。

○関連エントリ


○参考URL


○付録
このエントリで使用したLTspiceのシミュレーション用ファイルを添付します。ファイル名末尾の".txt"を削除して、"_"を"."に変更すれば使えるはずです。

tag: LTspice FET シュミットトリガ 

LTspiceで7414

LTspiceでシュミットトリガ回路では、バイポーラトランジスタで構成されたシュミットトリガ回路のシミュレーションをしました。今回は、実際にシュミットトリガ回路を入力段にもつ標準ロジックICである7414のシミュレーションをしました。
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○7414(TTLシュミットトリガインバータ)内部回路
以下に、テキサスインスツルメンツの7414のデータシートより引用した7414の等価回路図を示します。


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fig.1: 7414内部回路図


これを基にしてLTspiceのシミュレーションモデルを作ることを考えます。このためには回路図中に記されていない抵抗値のパラメータを適当に設定する必要があります。

シュミットトリガ回路の部分は、前回のLTspiceでシュミットトリガ回路でもちいたパラメータが参考になります。

入力段のシュミットトリガ回路以外の部分は、7404の内部回路と非常によく煮ていることが分かります。よって、7404のデータシートのパラメータを参考にします。


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fig.2: 7404内部回路図


○LTspiceによるシミュレーション
以下にシミュレーションに用いたスケマティックとシミュレーション結果を示します。
抵抗の値はE6系列から近い値を選び、トランジスタは2N2222を、ダイオードは1N4148のモデルを選びました。


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fig.3: 7414のモデルスケマティック

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fig.4: 入力電圧-出力電圧


グラフは横軸に入力電圧、縦軸に出力電圧をとったものです。ヒステリシス特性を示すループを読み取ることが出来ます。

○回路構成
7414の内部回路は、入力段がシュミットトリガ回路になっていることを除くと7404の内部回路と同じ構成をとっています。

Q1,Q2がシュミットトリガ回路(前回の回路と比べるとQ2のベース抵抗が省略されています)です。
Q3が増幅段、Q4,Q5がプッシュプル出力段です。

○付録
このエントリで使用したLTspiceのシミュレーション用ファイルを添付します。ファイル名末尾の".txt"を削除して、"_"を"."に変更すれば使えるはずです。

tag: LTspice シュミットトリガ 

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